Alphawave Semi bringt branchenweit erste 3-nm-UCIe-IP mit TSMC CoWoS-Verpackung auf den Markt

Alphawave Semi, ein weltweit führender Anbieter von Hochgeschwindigkeitskonnektivität und Rechenchip für die weltweite Technologieinfrastruktur, hat das erste der Branche auf den Markt gebracht 3 nm erfolgreiche Siliziumeinführung von Universal Chiplet Interconnect Express (UCI) Sterben-zu-Sterben (D2D) IP mit TSMCs Chip-on-Wafer-on-Substrate (CoWoS) fortschrittliche Verpackungstechnologie.

Das komplette PHY- und Controller-Subsystem wurde in Zusammenarbeit mit TSMC entwickelt und zielt auf Anwendungen wie Hyperscaler ab, High Performance Computing (HPC) und künstliche Intelligenz (AI).

Verwendung der CoWoS 2.5D Silizium-Interposer-basierten Verpackung der Gießerei, Das vollständig integrierte und hochgradig konfigurierbare Subsystem bietet 8 Tbit/s/mm Bandbreitendichte und reduziert die I/O-Komplexität, Stromverbrauch und Latenz.

Unterstützt mehrere Protokolle, inklusive Streaming, PCIe, CXL, AXI-4, ACHSE, CXS, und CHI, Das IP ermöglicht die Interoperabilität im gesamten Chiplet-Ökosystem. Es integriert außerdem eine Live-Zustandsüberwachung pro Fahrspur für eine verbesserte Robustheit und ermöglicht den Betrieb bei 24 Gbit/s, um die für D2D-Konnektivität erforderliche hohe Bandbreite bereitzustellen.

“Erfolgreiches Silizium-Einbringen erreichen 3 nm 24 Das Gbit/s-UCIe-Subsystem mit der fortschrittlichen Verpackung von TSMC ist ein bedeutender Meilenstein für Alphawave Semi und unterstreicht die Kompetenz des Unternehmens bei der Nutzung des TSMC 3DFabric-Ökosystems zur Bereitstellung erstklassiger Konnektivitätslösungen,” sagte Mohit Gupta, SVP und GM von Alphawave Semi, Kundenspezifisches Silizium und IP.

Gupta gab auch die IP-Sets an “ein neuer Maßstab für leistungsstarke Konnektivitätslösungen.”

Die UCIe-Subsystem-IP von Alphawave Semi entspricht der neuesten UCIe-Spezifikation Rev 1.1 und umfasst umfassende Testbarkeits- und Debugfunktionen wie JTAG, BIST, DFT, und Known Good Die (KGD) capabilities.