AMD Granite Ridge “Zen 5” Prozessor kommentiert

Hochauflösende Die-Shots des AMD “Zen 5” 8-Kern-CCD wurden von Nemez veröffentlicht und kommentiert, Fitzchens Fitz, und HighYieldYT. Diese geben einen detaillierten Einblick in das Aussehen des Siliziums und seiner verschiedenen Bestandteile, vor allem das Neue “Zen 5” CPU-Kern mit seiner 512-Bit-FPU. Die “Granitgrat” Paket sieht ähnlich aus “Raphael,” mit bis zu zwei 8-Core-CPU-Komplex-Chips (CCDs) abhängig vom Prozessormodell, und ein zentral angeordneter Client-I/O-Chip (Was). Dieser cIOD wird übernommen von “Raphael,” Dadurch werden die Produktentwicklungskosten für AMD zumindest für den nicht zum Kern gehörenden Teil des Prozessors minimiert. Die “Zen 5” CCD basiert auf dem TSMC N4P (4 nm) Gießereiknoten.

Die “Granitgrat” Paket sieht das bis zu zwei “Zen 5” CCDs schlichen sich näher aneinander heran als die “Zen 4” CCDs eingeschaltet “Raphael.” Im Bild oben, Sie können das Pad des fehlenden CCD hinter der Lötmaske des Glasfasersubstrats sehen, in der Nähe des aktuellen CCD. Das CCD enthält 8 in voller Größe “Zen 5” CPU-Kerne, jeder mit 1 MB L2-Cache, und zentral gelegen 32 MB L3-Cache, der von allen acht Kernen gemeinsam genutzt wird. Die einzigen anderen Komponenten sind eine SMU (Systemverwaltungseinheit), und das Infinity Fabric over Package (IFoP) PHYs, die den CCD mit dem cIOD verbinden.

Jeder “Zen 5” Der CPU-Kern ist physisch größer als der “Zen 4” Ader (Basierend auf dem TSMC N5-Prozess), aufgrund seines 512-Bit-Gleitkomma-Datenpfads. Die Vector Engine des Kerns wird an den äußersten Rand des Kerns gedrängt. Auf dem CCD, Dies sollten die Kanten des Würfels sein. FPUs sind in der Regel die heißesten Komponenten auf einem CPU-Kern, also macht das Sinn. Die innerste Komponente (gegenüber dem gemeinsam genutzten L3-Cache) ist der 1 MB L2-Cache. AMD hat die Bandbreite und Assoziativität verdoppelt 1 MB L2-Cache im Vergleich zu dem auf dem “Zen 4” Ader.

Die zentrale Region der “Zen 5” Kern hat die 32 KB L1I-Cache, 48 KB L1D-Cache, die Integer-Execution-Engine, und das alles entscheidende Front-End des Prozessors, mit seinem Instruction Fetch & Dekodieren, die Branch-Prediction-Einheit, Mikro-Op-Cache, und Planer.

Die 32 Der MB-On-Die-L3-Cache verfügt über Reihen von TSVs (Durchkontaktierungen durch Silizium) die als Bereitstellung für gestapelten 3D-V-Cache dienen. Die 64 MB L3D (L3-Cache sterben) stellt über diese TSVs eine Verbindung zum Ringbus des CCD her, machen die 64 MB 3D V-Cache angrenzend an 32 MB On-Die-L3-Cache.

Schließlich, Da ist der Client-I/O-Chip (Was). Hier gibt es nichts Neues zu berichten, Der Chip wird über die Form übertragen “Raphael.” Es basiert auf dem TSMC N6 (6 nm) Knoten. Fast ein Drittel der Die-Fläche wird von der iGPU und ihren zugehörigen Komponenten eingenommen, wie zum Beispiel die Media Acceleration Engine, Die Schnellschlaf- und Wiederherstellungsbeschleuniger stellen den größten Teil der Leistungsoptimierung von AMD bereit. Die iGPU basiert auf der RDNA 2 Grafikarchitektur, und verfügt nur über einen Arbeitsgruppenprozessor (WGP), für zwei Recheneinheiten (MIT), oder 128 Stream-Prozessoren. Weitere Schlüsselkomponenten des cIOD sind der 28-Lane PCIe Gen 5 interface, die beiden IFoP-Ports für die CCDs, ein ziemlich großer SoC-I/O bestehend aus USB 3.x und Legacy-Konnektivität, und der überaus wichtige DDR5-Speichercontroller mit Dual-Channel (vier Unterkanäle) AMD hat am Donnerstag seinen Ryzen vorgestellt.