Europäische Prozessorinitiative (EPI) Schließt Phase 1 des Projekts ab
Diese Ergebnisse stammen aus drei großen Forschungs- und Innovationsbereichen, der Mehrzweckprozessor (GPP), Beschleuniger (EPAC) und Automotive-Streams, ergänzt durch eine Reihe gemeinsamer Aktivitäten.
Allzweckprozessor (GPP)
Atos, ein weltweit führendes Unternehmen in der digitalen Transformation, Internet-Sicherheit, Cloud und HPC, ist der führende Partner des General-Purpose Processors (GPP) Strom. Zusammen mit SiPearl, das Unternehmen bringt den leistungsstarken und stromsparenden europäischen Prozessor auf den Markt, und andere EPI-Partner, Sie definierten die architektonischen Spezifikationen von Rhea, die erste Generation des EPI General-Purpose Processors (GPP) Implementierung und ihre zukünftigen Derivate.
With 29 RISC-V-Kerne, Die Arm Neoverse V1-Architektur, die von SiPearl zum Entwerfen von Rhea verwendet wird, bietet eine effektive, skalierbare und anpassbare Lösung für HPC-Anwendungen. Architekturentscheidungen wurden nach einer Co-Design-Methodik und durch Analyse der Leistung fortgeschrittenen geistigen Eigentums getroffen (IP) Blöcke. Ein skalierbares Network-on-Chip (NoC) Hochfrequenz zu ermöglichen, Datenübertragungen mit hoher Bandbreite zwischen Kernen, Beschleuniger, input / Der Club 3D CSV-1568 USB Gen2 Type-C Triple Display DP Alt-Modus (IO) und Shared-Memory-Ressourcen wurde ebenfalls von SiPearl optimiert.
Um eine frühzeitige Softwareentwicklung und Leistungsschätzung des EPI-Prozessors zu ermöglichen, während sich das GPP noch in der Implementierungsphase befand, ein virtueller GPP-Prototyp wurde entworfen und verwendet.
“Wir sind stolz auf unseren Erfolg bei der Entwicklung eines leistungsstarken GPP, das modernste Technologien und IPs nutzt, die ausschließlich von europäischen Universitäten und Industrieführern entwickelt und eingesetzt werden. Wir sind zuversichtlich, dass wir bald die entscheidende Rolle dieses GPP bei der Ermöglichung einer europäischen Exascale-Rechenmaschine demonstrieren werden, der nächste Durchbruch im HPC-Bereich, den die Welt erwartet.” – sagte Stream Leader Emmanuel Ego (Atos).
“Bei SiPearl, Wir sind sehr stolz darauf, das gemeinsame Projekt der European Processor Initiative ins Leben zu rufen. Durch die enge Zusammenarbeit mit den Initiativen haben wir hart gearbeitet 28 Partner – die wissenschaftliche Gemeinschaft, Supercomputing-Zentren, Führende Namen aus der Industrie und innovative Start-ups – wer sind unsere Stakeholder, zukünftige Nutzer, und Kunden. Mit der Veröffentlichung des Rhea-Prozessors, we will all contribute to ensure European sovereignty in HPC applications such as personalised medicine, climate modelling, and energy management.” – said Philippe Notton, founder and CEO of SiPearl.
Rhea will integrate technologies by EPI partners and offers unique features in terms of memory architecture, memory bandwidth optimisation, security, and power management.
Memory
Memory controllers are one of the most critical IPs when it comes to GPP performance. To help evaluate architectural choices, CEA developed a complete simulation platform with specific instrumentations to analyse controller efficiency in driving the high-bandwidth HBM2E memories. The platform allows efficient analysis of the memory device interface thanks to the decoding and tracking of all memory commands and data. Das HBM2E-Subsystem wurde mit mehreren Zufalls- und Richtmustern simuliert, die auf unterschiedliche Verkehrsformen abzielen und alle Controller-Funktionen in die Aufrechterhaltung der HBM2E-Effizienz einbeziehen.
Sicherheit
In diesem Stream wurden auch eine Reihe hochmoderner eingebetteter Sicherheitsfunktionen und Schlüsseltechnologien entwickelt. Dazu gehört das eigenständige Security Management System (SMS) Sicherheits-IP, entwickelt von ProvenRun, Bereitstellung fortgeschritten, Common-Criteria-zertifiziert, souveränes Sicherheits-IP für HPC- und Edge-Prozessoren.
Um die Sicherheit weiter zu stärken, die Universität von Pisa steuerte eine Reihe von Krypto-IPs bei, genannt “Krypto-Kachel”, integriert in das Rhea GPP von SiPearl. Dies stellt ein Hardware-Sicherheitsmodul mit vollständigen Sicherheitsdiensten für High-End-Symmetrie bereit (AES mit 9 Verschlüsselungsmodi), asymmetrisch (ECC, ECDSA, ECIES, ECDH) und Hashing (SHA2/SHA3) Kryptographie, im Vergleich zu einer Softwarelösung einen um mehrere Größenordnungen höheren Durchsatz und niedrigere Energiekosten liefern.
Die Crypto Tile umfasst auch eine sichere Schlüsselspeicherung und eine sichere IP-Konfiguration, Schutz vor Seitenkanalangriffen, On-Chip-Erzeugung echter Zufallszahlen (WEISS), Unterstützung von Linux-Kernel-Treibern, extreme schlüssellängen für maximale sicherheit und hohe geschwindigkeit en(von)Verschlüsselungsdurchsatz dank AXI4-basierter Schnittstelle zu DMA- und ARM- oder RISC-V-programmierbaren Kernen. Dank der Echtzeitimplementierung von Lattice-Algorithmen wie Crystals Kyber und Dilithium wird auch Post-Quantum-Kryptografie unterstützt.
Power
Angesichts der Bedeutung, sowohl den CO2-Fußabdruck von Computersystemen der zukünftigen Generation zu reduzieren als auch höhere Rechenkapazitäten in der Post-Dennard-Skalierungselektronik zu ermöglichen, energieeffizientes Computing war von Anfang an ein wichtiger Aspekt bei EPI. Für diesen Zweck, eine Open-Source, Der RISC-V-basierte Leistungsregler wurde von der Universität Bologna und der ETH Zürich entwickelt und in den Rhea-Prozessor integriert, Nutzung fortschrittlicher Steuerung und künstlicher Intelligenz (AI) Algorithmen für das Energiemanagement von großen Systems-on-Chip (SoCs).
Außerdem, basierend auf STMicroelectronics-Technologie für Leistungslösungen, Atos und E4 Computer Engineering haben die Referenzplattform für Spannungsregler und -management entwickelt und hergestellt, um den Board Management Controller zu testen (innerhalb eines feldprogrammierbaren Gate-Arrays abgebildet, oder FPGA).
EPI GPP hat Registertransfer-Niveau erreicht (RTL) Fertigstellungsstatus als Ergebnis der ersten Phase des EPI-Projekts. Die vollständige Rhea-Designimplementierung befindet sich derzeit in der Validierungsphase unter Verwendung von Emulationen.
Das Hauptergebnis der Allzweckprozessoraktivitäten in der EPI-Phase eins, der Rhea-Prozessor, wird maßgeblich zur Markteinführung europäischer Exascale-Supercomputer beitragen 2023.
Beschleuniger
Der EPI-Accelerator-Stream soll eine energieeffiziente Beschleunigung für HPC- und KI-Workloads liefern. Mit dem European Processor Accelerator (EPAC) Test-Chip Proof-of-Concept, EPI hat gezeigt, dass es möglich ist, ein ausschließlich europäisches Design zu erstellen, während die Verwendung von Open-Source-Befehlssatzarchitekturen (Ist als) garantiert die Freiheit von proprietären Lizenzen und Exportbeschränkungen.
Dieser Stream hat die Open-Source-Philosophie des Gebens und Nehmens voll und ganz übernommen, Beitrag zur Erweiterung des RISC-V-Ökosystems und Ergänzung der LLVM-Compiler-Datenbank. Die EPAC-Systeme und FPGA-Softwareentwicklungsfahrzeuge nutzen das Linux-Betriebssystem voll aus und tragen mit Patches zur Community bei, Gerätetreiber, und zusätzliche Funktionalität für beliebte Open-Source-HPC-Softwarepakete wie OpenMP und MPI. Furthermore, Teile der Hardware wie der STX (Schablonen-/Tensorbeschleuniger) wurden unter Verwendung eines freizügig lizenzierten Open-Source-Ansatzes rund um die PULP-Plattform entwickelt.
“Der Beschleunigerstrom in EPI hat nachdrücklich bewiesen, dass der RISC-V-Vektoransatz das Potenzial hat, den HPC-Sektor zu verändern, mit in Europa entworfenen Architekturen, die in der Lage sind, hohe Leistung bei einem niedrigen Energiebudget zu liefern,” kommentierte Stream Leader Jesús Labarta (Barcelona Supercomputing Center). “Die Arbeit verkörpert auch europäische Traditionen der offenen Wissenschaft und Zusammenarbeit. Partner in ganz Europa haben sich zusammengeschlossen, um etwas zu schaffen, das keine einzelne Organisation alleine hätte erreichen können. Durch die Arbeit mit Open-Source-Technologien und -Projekten, Der EPAC-Stream hat dazu beigetragen, das RISC-V-Ökosystem zu erweitern, diese Technologie für eine wachsende Zahl von Anwendungen in der Zukunft nutzbar machen.”
EPAC hat sich zum Ziel gesetzt, einen Machbarkeitsnachweis für europäisch konzipierte Lösungen zu erbringen, RISC-V-Vektorarchitekturen für HPC-Beschleunigung. Zu diesem Zweck wurde eine Reihe von Technologien entwickelt:
- Die EPAC-Vektorverarbeitungseinheit (VPU), Design von BSC und UNIZG, zeigt, dass die Verwendung von RISC-V-Langvektorarchitekturen für Hochleistungsrechnen ein praktikabler Ansatz ist, hohe Leistung bei niedrigem Energiebudget, und dass es in Zukunft skaliert werden kann.
- Die Vektoreinheit wird von Semidynamik angetrieben’ vektorspezialisierter Avispado RISC-V-Kern und Gazzillion Misses-Technologie für energieeffiziente Verarbeitung.
- Der dedizierte und flexible RISC-V-basierte Many-Core-Stencil- und Tensor-Beschleuniger (STX), entworfen von ETH Zürich und Fraunhofer, nutzt Schablonenverarbeitungseinheiten, um eine außergewöhnliche Energieeffizienz und Programmierbarkeit für maschinelles Lernen und Schablonen-Workloads zu bieten.
- Meanwhile, der variable Präzisionsbeschleuniger (VRP), entworfen von CEA, verbessert die Effizienz und Zuverlässigkeit für wissenschaftliche High-Performance-Computing-Anwendungen wie Multiphysik-Simulationen.
- Der EPAC-Testchip enthält auch mehrere verteilte Bänke mit gemeinsam genutztem L2-Cache und Kohärenz-Heimknoten (L2HN) von FORTH und CHALMERS entworfen und für die hohen Bandbreitenanforderungen der Vektorverarbeitungseinheiten optimiert, während sie gleichzeitig eine kohärente Ansicht des Speichersystems bieten, die die Mehrkern-Programmierbarkeit erleichtert.
- Alle Verarbeitungseinheiten und die gemeinsam genutzten L2HN-Bänke sind modular über ein Hochgeschwindigkeits-NoC verbunden, was eine Skalierung des Systems ermöglicht. Der Testchip enthält auch fortschrittliche SERDES-Technologie für Off-Chip- und Cross-Chip-Kommunikation mit sehr hoher Bandbreite. Sowohl NoC als auch SERDES wurden von Extoll entworfen.
- Die Leiterplatte (Tochter Bord) um das Testen des EPAC-Testchips zu ermöglichen, wurde von E4 Computer Engineering entworfen und entwickelt.
- EPAC bietet eine außergewöhnliche Programmierbarkeit, mit generischen Codes, die mit minimalen Modifikationen und einem Softwareentwicklungsvehikel zur Unterstützung von Programmierern erfolgreich auf dem Testchip ausgeführt werden. Es ist ein echtes Beispiel für Co-Design, mit einem kontinuierlichen Integrationssystem und einer schnellen Anwendung von Verbesserungen als Reaktion auf Feedback.
Automobil
Koordiniert von Infineon, ein führender Anbieter von Mikrocontrollern für die Automobilindustrie, Der Automotive Stream hat den Weg zu straßentauglichen autonomen Autos geebnet, dank des Proof of Concept für ein innovatives Embedded High Performance Compute (eHPC) Plattform und zugehöriges Software-Entwicklungskit (SDK). Diese Plattform, in Kombination mit einem Downsizing, fahrzeugspezifisch, Allzweckprozessor, erfüllt den steigenden Bedarf an Rechenleistung in zukünftigen Autos kosteneffizient, wirtschaftlich sinnvoll und funktionssicher.
“Insgesamt, die Erfolge sind ein Beweis für die Zusammenarbeit, Synergien und der Teamgeist, der die Forschungsarbeit im Automotive-Bereich prägte”, – sagte Stream Leader Knut Hufeld (Infineon). “Mit Fokus auf Wirtschaftlichkeit, sichere und zertifizierte Automotive-Lösungen, es kann als Antriebsriemen für die Gesamtrentabilität europäischer Prozessoren im HPC-Bereich angesehen werden.”
Die wichtigste Errungenschaft wurde in einem straßenzugelassenen BMW X5 demonstriert, um den Machbarkeitsnachweis für eine bahnbrechende eHPC-Mikrocontrollereinheit zu zeigen (eHPC-MCU) die in eine speziell entwickelte flexible modulare Computerplattform integriert ist (MCP) zusammen mit mehreren EPI-Technologie-IPs. Zahlreiche Testfahrten wurden durchgeführt, um Daten zu sammeln und Testszenarien mit Parametern des autonomen Fahrens zu bewerten.
Unter anderem, Die Plattform umfasst KI-unterstützte integrierte Kameras und Elektrobit-Radarbildanalysesoftware, mit integrierter Vorbereitung für den Einsatz von EPI-Beschleunigern im System. Es ist das Ergebnis einer engen Zusammenarbeit zwischen den 16 Partner in Stream4 mit dem Ziel, seine Ziele der Spezifikation einer geeigneten eHPC-Plattform zu erreichen, seine Architektur zu definieren und das notwendige Software-Entwicklungskit zu entwickeln (SDK).
Darüber hinaus hat Infineon den Automotive-Mikrocontroller in seiner Architektur und Leistungsfähigkeit dahingehend erweitert, dass er als Master fungieren und einen oder mehrere Beschleuniger steuern kann. Relevante Aspekte waren die Sicherheit, security, Rückfall oder Redundanz für reduzierte Anwendung, im Hinblick auf das höchste Automotive Safety Integrity Level D (Asyl D) auf Systemebene, die für autonome Fahranwendungen erforderlich ist.
Die Plattform ist skalierbar und offen für weitere Technologien. Das MCP hat verschiedene Steckplätze für andere Technologien, die im Rahmen von EPI entwickelt wurden, einschließlich:
- zukünftige Automotive-Versionen des EPI-Universalprozessors
- der auf EPAC RISC-V basierende Beschleuniger
- das Kalray Massively Parallel Processor Array (MPPA ) Beschleunigerkachel für eHPC, als IP im Stream entwickelt 2 und für die Objekterkennung unter Verwendung des MPPA-basierten Coolidge-Prozessors von Kalray für die abschließende BMW-Automobildemonstration demonstriert
- das Mint-eFPGA
- Testläufe zeigen, dass EPI jetzt über spezifische Technologien verfügt, die für autonomes Fahren mindestens bis zur Stufe geeignet sind 4 – wo das Fahrzeug die meiste Zeit selbstständig fährt – damit den Weg in die Zukunft geebnet.
Neben der Hardwareplattform, Dieser Stream beinhaltete auch die Entwicklung eines kompletten Software-Ökosystems, basiert maßgeblich auf Softwareprodukten des Automotive-Softwarespezialisten Elektrobit. Dieser Bereich umfasst auch den Software-Stack der Automotive-eHPC-Plattform, einschließlich der klassischen offenen Betriebssystemarchitektur für Automobile (AUTOSAR) Entwicklung für Auto eHPC MCUs, und die adaptive AUTOSAR-Entwicklung für HPC GPPs und den L4Re-Hypervisor (Virtualisierung) die für Automobilanwendungen entscheidend sind.
Apropos Sicherheit, Gemeinsam wurde ein konkretes Konzept für einen Software-Lockstep erstellt, und trägt so zu einem umfassenden EPI-Sicherheitskonzept bei.
Nach dieser dreijährigen Anlaufphase, die Ergebnisse und Erkenntnisse werden in weiteren Projekten weitergeführt.
Gemeinsame Aktivitäten
Dieser Stream fungierte als Anbieter für andere technische Streams. Hervorragende Zusammenarbeit, sowohl intern als auch mit anderen Streams, trug dazu bei, Probleme zu mildern, die durch pandemiebedingte Reisebeschränkungen verursacht wurden, und ermöglichte es dem Stream, seine Ziele zu erreichen, unten aufgezählt.
Dieser Stream etablierte einen Co-Design-Prozess, um das Design europäischer Prozessoren zu gestalten. Simulationen und Modelle mit unterschiedlichem Detailgrad und Präzision wurden erstellt, um die Auswirkungen von Designentscheidungen auf die Leistung zukünftiger Anwendungen zu identifizieren. Eine Benchmark-Suite von over 40 Anwendungen wurden verwendet, um das Co-Design zu unterstützen und die EPI-Prozessoren später zu evaluieren. Anwendungen wurden auch für den Betrieb auf zukünftigen EPI-Systemen vorbereitet, B. durch Anpassung und Test auf vergleichbaren Hardwareplattformen und Emulatoren.
Die Angabe von a “gemeinsame Plattform” Architektur wurde definiert und als Rückgrat für die Architekturerforschung verwendet, als Ausgangspunkt für die GPP-Implementierung, und Richtlinien für Sicherheit und heterogene Integration zu definieren.
Ein weiteres wichtiges Ergebnis war die Integration des Power-Management-Designs in die GPP-Spezifikationen: Power-Management-Firmware, Off-Chip-Integration zur Konsolidierung des Power-Distribution-Board-Designs, PLDA-Integration, und Konsolidierung der Power-Management-Hardware-Integration.
Es wurde auch an mehreren Aspekten der Unterstützung der Systemsoftwareentwicklung gearbeitet: allgemeine und hybride Programmierumgebungen, OpenMP- und MPI-Laufzeiten sowohl auf GPP- als auch auf RISC-V-Seite, Unterstützung für zusätzliche OpenMP-Threads für dynamischen Lastenausgleich (DLB) und der auf Introspektion basierende Scheduling-Mechanismus in der LLVM OpenMP-Laufzeit, Offloading für GCC- und LLVM-Toolchains, Testen von Leistungs- und Energieüberwachungsbibliotheken auf der verfügbaren Referenz-ARM-Plattform, und der Ressourcenmanager.
Eine weitere bemerkenswerte Leistung war die Entwicklung von drei Tools – gem5, MUSA und SESAM/VPSim – für eine vollständige mehrstufige Simulationsumgebung, die relevante virtuelle Prototypen für eine Vielzahl von Anforderungen bereitstellt, die in den EPI-Streams auftreten. Diese Werkzeuge demonstrierten breite Fähigkeiten, inklusive detailliertem Chiplet- und NoC-Level-Simulation, Systemsimulation für Softwaredesign, und Leistungsbewertung für Design Space Exploration und Hardware-Co-Design-Aktivitäten.
- JUELICH und FORTH haben gemeinsam ein gem5-Simulationspaket von Rhea entwickelt. Dieser zyklusgenaue Computerarchitektursimulator ist in der Lage, eine Vielzahl von Hardwareplattformen zu modellieren. Es bietet Modelle unterschiedlicher Komplexität für CPU-Kerne, Speichergeräte, kohärente Caches und On-Chip-Netzwerke, die modular kombinierbar sind.
- Muse, von BSC, stützt sich auf native Ausführungsspuren mit zwei Detailebenen, um die Simulation verschiedener Kommunikationsnetzwerke zu ermöglichen, Anzahl der Kerne pro Knoten, und relevante mikroarchitektonische Parameter. Außerdem, MUSA enthält Unterstützung für die Umbenennung von Registern unter Verwendung einer Registerdatei beliebiger generischer Größe sowie Unterstützung für die fortschrittlichsten Cache-Prefetcher (e.g., BOP, SPP, etc.)
- Die CEA-Entwicklung SESAM/VPSim ermöglicht die Zusammenarbeit über mehrere Arbeitspakete hinweg, indem sie flexibel genug ist, um alleine zu arbeiten, zur Anbindung an physische Systemplattformen oder Simulatoren von Drittanbietern, und in die meisten der im EPI-Projekt verwendeten virtuellen Prototyping-Methoden integriert werden. Außerdem, SESAM/VPSim umfasst schnelle On-Chip-Netzwerk- und Cache-Leistungsmodelle sowie die Entkopplung der Simulation von funktionalem und extrafunktionalem Verhalten, was zu einem guten Kompromiss zwischen Genauigkeit und Simulationszeit führt.
- “Ich habe mich sehr gefreut, die Leitung eines erfolgreichen Streams zu übernehmen, Mitte des Projekts, das in der Lage war, ein sehr hohes Maß an Co-Design zu bieten, eine umfassende Reihe von Benchmarks, und nützliche Simulationsplattformen, die es dem Projekt ermöglichten, sich eine Prozessorarchitektur vorzustellen, effektives Energiemanagement, und um mit der Bereitstellung von Bibliotheken zu beginnen, die für das neue System geeignet sind. Ich möchte Romain Dolbeau danken, wer den Stream gestartet hat, und allen Arbeitspaketleitern und -teams für ihre Leidenschaft und ihren freundlichen Geist der Zusammenarbeit.” – sagte Stream Leader Jean-François Blanc (Atos).
Der Ausblick
“Ich bin stolz auf die hervorragenden Ergebnisse, die EPI-Teams nach nur drei Jahren Zusammenarbeit erzielt haben, den Weg zur technologischen Souveränität Europas ebnen. Ich bin besonders beeindruckt, dass wir unsere Ziele mit einem begrenzten Budget pünktlich erreicht haben, trotz der beispiellosen Arbeitsbedingungen aufgrund der schrecklichen COVID-19-Pandemie. Dies hat günstige Bedingungen für den Start der nächsten Phase und die erfolgreiche Lieferung der europäischen Prozessoren und Beschleuniger für die EUPEX geschaffen (Europäisches Pilotprojekt für Exascale) und TEP (Der europäische Lotse) Projekte, die Vorläufer europäischer Exascale-Systeme.” – sagte Eric Monchalin (Atos), Vorsitzender des EPI-Vorstands.