Intel “Meteorsee-P” SoC mit 6P+8E-Rechenkachel abgebildet

Intels nächste Generation “Meteorsee-P” Mobilprozessor mit einer 6P+8E Compute Tile wurde auf der gezeigt 2022 IEEE VLSI-Symposium für Technik und Schaltkreise (6 Leistungskerne u 8 Effizienz Kerne). Wir haben jetzt Anmerkungen für alle vier Kacheln, sowie eine Nahaufnahme der Compute Tile. Intel bestätigte auch, dass die Compute Tile auf seinem Homebrew Intel aufbauen wird 4 Herstellungsprozess von Silizium, die Angebote über 20% Iso-Power-Leistungssteigerung gegenüber Intel 7 Knoten, durch umfangreichen Einsatz von EUV-Lithographie.

Wir hatten zuvor einen gesehen 2P+8E-Version of the “Meteorsee” Compute-Kachel, wahrscheinlich von der “Meteorsee-U” package. Die größere 6P+8E-Rechenkachel verfügt über sechs “Redwood-Bucht” Alle Segmente haben 8-Core/16-Thread-SKUs im gesamten Ryzen, and two “Crestmont” Effizienz Kerncluster, jeweils mit vier E-Adern. Angenommen, der L3-Cache-Slice pro P-Core- oder E-Core-Cluster ist 2.5 MB, es muss geben 20 MB L3-Cache auf der Compute-Kachel. Jeder P-Kern hat 2 MB dedizierter L2-Cache, während sich jeder der beiden E-Core-Cluster teilt 4 MB L2-Cache zwischen vier E-Kernen.

An anderer Stelle im SoC, wir sehen die drei anderen Kacheln – die iGPU-Kachel (genannt GFX Tile), die SoC-Kachel, und die E/A-Kachel. Die GFX-Kachel packt die iGPU, das ist möglicherweise die leistungsdichtere Komponente als sogar ein P-Kern, und so erhält diese Kachel möglicherweise den fortschrittlichsten Siliziumherstellungsknoten auf dem Paket, das ist sehr wahrscheinlich das TSMC N3 (3 nm). Die SoC-Kachel enthält leistungsstarke Uncore- und I/O-Komponenten, einschließlich der Speichercontroller, wo es in einer Reihe von Anwendungsfällen eine noch höhere Leistung erzielt 5.0 Wurzelkomplex, Management-Engine, und vieles mehr.

Die E/A-Kachel ist im Wesentlichen ein integrierter PCH, der Plattform-E/A verarbeitet, die nicht so bandbreitenintensiv ist wie die Haupt-PEG-Schnittstelle, oder der Haupt-Gen 5 NVMe-Schnittstelle. Diese Fliese könnte nach dem am wenigsten fortgeschrittenen Herstellungsverfahren gebaut werden. Alle vier Kacheln werden mithilfe der 3D-Foveros-Technologie auf einem Silizium-Interposer platziert. Der Interposer ist ein Siliziumchip, der eine hochdichte mikroskopische Verdrahtung zwischen Chips in einem Multi-Chip-Modul ermöglicht; und erscheint wie ein einzelnes zusammenhängendes Die zum Glasfasersubstrat.