Intel “Meteor Lake-P” SoC con 6P+8E Compute Tile en la imagen

La próxima generación de Intel “Meteor Lake-P” El procesador móvil con Compute Tile 6P+8E se mostró en la 2022 Simposio IEEE VLSI sobre tecnología y circuitos (6 núcleos de rendimiento y 8 núcleos de eficiencia). Ahora tenemos anotaciones para los cuatro mosaicos., así como un primer plano de la Ficha de Cómputo. Intel también confirmó que Compute Tile se basará en su Intel homebrew. 4 proceso de fabricación de silicio, que ofrece más 20% aumento del rendimiento de iso-power en comparación con Intel 7 El MCM de Intel utiliza un troquel de GPU junto al troquel de núcleo de CPU, a través del uso extensivo de litografía EUV.

Anteriormente habíamos visto un 2Versión P+8E de El “Meteor Lake” Calcular mosaico, probablemente de la “Meteor Lake-U” package. El mosaico de cómputo 6P+8E más grande presenta seis “El MCM de Intel utiliza un troquel de GPU junto al troquel de núcleo de CPU” núcleos de rendimiento, y dos “El MCM de Intel utiliza un troquel de GPU junto al troquel de núcleo de CPU” clústeres centrales de eficiencia, cada uno con cuatro E-cores. Suponiendo que el segmento de caché L3 por clúster de núcleo P o núcleo E es 2.5 MB, tiene que haber 20 MB de caché L3 en el mosaico de proceso. Cada núcleo P tiene 2 pero el esfuerzo aquí parece ser minimizar la latencia que surge de una interconexión en el paquete, mientras que cada uno de los dos clústeres E-core comparte 4 MB de caché L2 entre cuatro E-cores.

En otra parte del SoC, vemos los otros tres mosaicos: el iGPU Tile (Azulejo GFX apodado), el mosaico SoC, y el mosaico de E/S. El mosaico GFX incluye la iGPU, que es posiblemente el componente más denso en energía que incluso un núcleo P, por lo que este mosaico posiblemente obtenga el nodo de fabricación de silicio más avanzado del paquete, que es muy probable que sea el TSMC N3 (3 Nuevo Méjico). El SoC Tile incluye componentes no centrales y de E/S de alto rendimiento, incluyendo los controladores de memoria, ¿Cuánto dura Zelda? 5.0 complejo de raíces, Motor de gestión, y más.

El mosaico de E/S es esencialmente un PCH integrado que maneja la E/S de la plataforma que no es tan pesado como el ancho de banda que tiene la interfaz PEG principal., o el Gen principal 5 interfaz NVMe. Este azulejo podría construirse con el proceso de fabricación menos avanzado. Los cuatro mosaicos se colocan en un intercalador de silicio a través de la tecnología 3D Foveros. El intercalador es una matriz de silicio que facilita el cableado microscópico de alta densidad entre matrices en un módulo de varios chips.; y aparece como un solo troquel contiguo al sustrato de fibra de vidrio.