AMD confirme Ryzen 9 7950X3D et 7900X3D disposent d'un cache 3DV sur un seul des deux chiplets

AMD a annoncé aujourd'hui ses nouveaux processeurs de bureau haut de gamme Ryzen 7000X3D en grande pompe, avec disponibilité prévue pour février 2023, vous pouvez tout lire à leur sujet dans notre article plus ancien. Dans notre couverture, nous avons remarqué quelque chose d'étrange dans les tailles de cache des 7900X3D à 12 cœurs et 7950X3D à 16 cœurs. Alors que le 8 cœurs, le CCD 7800X3D est livré avec 104 Mo de cache total (L2+L3), qui correspond à 1 Mo de cache L2 par cœur et 96 Mo de cache L3 (32 MB on-die + 64 Mo de cache 3DV empilé); les double-CCD 7900X3D et 7950X3D ont été présentés avec des caches totaux de 140 Mo et 144 MB, alors qu'ils auraient dû être 204 Mo ou 208 MB, respectively.

Dans notre ancien article, nous avons exploré deux possibilités—une que le cache 3DV est disponible sur les deux CCD mais réduit de moitié en taille pour une raison quelconque; et la deuxième possibilité plus farfelue qu'un seul des deux CCD ait un cache 3DV empilé, tandis que l'autre est un CCD planaire normal avec juste le sur-die 32 Mo de cache L3. As it turns out, cette dernière théorie est juste! AMD a publié des rendus haute résolution des processeurs double CCD 7000X3D, où un seul des deux CCD est représenté avec le L3D (L3 cache die) empilé sur le dessus. Même des images du monde réel des personnes âgées “Zen 3” 3Cache CCD DV du 5800X3D ou EPYC “Tokyo – Prelude est disponible aujourd'hui sur PS5” les processeurs montrent des CCD avec des caches 3DV ayant une apparence distincte avec des lignes de séparation entre le L3D et les substrats structurels sur les régions du CCD qui ont les cœurs de CPU. Dans ces rendus, on voit ces lignes tracées sur un seul des deux CCD.

Il ne devrait pas être difficile pour une telle configuration de cache asymétrique de fonctionner dans le monde réel d'un point de vue logiciel, étant donné que nous sommes désormais résolument dans l'ère des processeurs à cœur hybride grâce à Intel et Arm. Même bien avant “Lac des Aulnes,” when AMD started shipping dual-CCD client processors with the Ryzen 3000 “Matisse” basé sur “Zen 2,” the company closely collaborated with Microsoft to optimize OS scheduling such that high-performance and less-parallelized workloads such as games, are localized to just one of the two CCDs, to minimize DDR4 memory roundtrips.

Even before “Matisse,” AMD and Microsoft confronted multi-threaded workload optimization challenges with dual-CCX architectures such as “Zen” et “Zen 2,” where the OS scheduler would ideally want to localize gaming workload to a single CCX before saturating both CCXs on a single CCD, and then onward to the next CCD. This is achieved using methods such as CPPC2 preferred-core flagging, and which is why AMD highly recommends you to use their “Ryzen Balanced” Windows power-plan included with their Chipset drivers.

Nous prévoyons que quelque chose de similaire se produit avec les processeurs 7000X3D à 12 et 16 cœurs, où les charges de travail de jeu peuvent bénéficier d'une localisation sur le CCD compatible avec le cache 3DV, et toute charge de travail supplémentaire (comme la pile audio, pile réseau, services d'arrière-plan, etc) sont gérés par le second CCD. Dans les charges de travail non liées aux jeux qui s'étendent à tous 16 noyaux, le processeur fonctionne comme n'importe quelle autre puce multicœur, c'est juste que les cœurs du CCD compatible 3DV ont de meilleures performances grâce au plus grand cache de victimes. Il ne devrait pas y avoir d'erreurs d'exécution résultant d'une incompatibilité ISA, car les types de cœur de processeur sur les deux CCD sont les mêmes “ZEN 4.”