Crête de granit AMD “Zen 5” Processeur annoté

Captures d'écran haute résolution de l'AMD “Zen 5” 8-Les CCD principaux ont été publiés et annotés par Nemez, Fitzchens Fitz, et HighYieldYT. Ceux-ci fournissent une vue détaillée de la façon dont le silicium et ses différents composants apparaissent, en particulier le nouveau “Zen 5” Cœur CPU avec son FPU 512 bits. Le “Crête de granit” le paquet ressemble à “Raphaël,” avec jusqu'à deux puces complexes CPU à 8 cœurs (CCD) selon le modèle de processeur, et une matrice d'E/S client située au centre (quoi). Ce cIOD est reporté de “Raphaël,” ce qui minimise les coûts de développement de produits pour AMD, au moins pour la partie uncore du processeur. Le “Zen 5” Le CCD est construit sur le TSMC N4P (4 nm) noeud de fonderie.

Le “Crête de granit” le paquet voit jusqu'à deux “Zen 5” Les CCD se sont rapprochés les uns des autres “Zen 4” CCD activés “Raphaël.” Dans l'image ci-dessus, vous pouvez voir le plot du CCD absent derrière le masque de soudure du substrat en fibre de verre, proche du CCD actuel. Le CCD contient 8 en taille réelle “Zen 5” Cœurs de processeur, each with 1 Mo de cache L2, et un emplacement central 32 Cache MB L3 partagé entre les huit cœurs. Les seuls autres composants sont un SMU (unité de gestion du système), et le package Infinity Fabric over (IFoP) PHY, qui connectent le CCD au cIOD.

Each “Zen 5” Le cœur du processeur est physiquement plus grand que le “Zen 4” coeur (construit sur le processus TSMC N5), en raison de son chemin de données à virgule flottante de 512 bits. Le moteur vectoriel du cœur est poussé jusqu’au bord du cœur. Sur le CCD, ce devraient être les bords du dé. Les FPU ont tendance à être les composants les plus chauds d'un cœur de processeur, donc c'est logique. Le composant le plus intérieur (face au cache L3 partagé) est le 1 Cache L2 en Mo. AMD a doublé la bande passante et l'associativité de ce 1 Cache MB L2 par rapport à celui du “Zen 4” coeur.

La région centrale du “Zen 5” le noyau a le 32 Cache L1I de la Ko, 48 Ko de cache L1D, le moteur d'exécution d'entiers, et le frontal le plus important du processeur, avec son instruction Fetch & Décoder, la cellule de Prédiction des Branches, cache micro-opérationnel, et planificateur.

Le 32 Le cache L3 sur puce Mo contient des rangées de TSV (vias traversants en silicium) qui servent de provision pour le V-cache 3D empilé. Le 64 MB L3D (L3 cache die) se connecte au ringbus du CCD en utilisant ces TSV, faire le 64 Cache V 3D MB contigu au 32 Mo de cache L3 sur puce.

Enfin, il y a la mort des E/S client (quoi). Il n'y a rien de nouveau à signaler ici, la puce est reportée sous forme “Raphaël.” Il est construit sur le TSMC N6 (6 nm) nœud. Près d'un tiers de la surface de la puce est occupé par l'iGPU et ses composants alliés, comme le moteur d'accélération multimédia, Les accélérateurs de mise en veille rapide et de restauration fournissent la plus grande partie de l'optimisation de la puissance d'AMD. L'iGPU est basé sur le RDNA 2 architecture graphique, et ne dispose que d'un seul processeur de groupe de travail (WGP), pour deux unités de calcul (AVEC), ou 128 processeurs de flux. Les autres composants clés du cIOD sont le PCIe Gen à 28 voies. 5 interface, les deux ports IFoP pour les CCD, une E/S SoC assez grande composée d'USB 3.x et d'une connectivité existante, et le très important contrôleur de mémoire DDR5 avec son double canal (quatre sous-canaux) AMD a dévoilé jeudi son Ryzen.