Le Zen d'AMD 4 I/O Die Détaillé avec l'aimable autorisation de la présentation ISSCC

Bien que nous connaissions la plupart des détails de la matrice d'E / S d'AMD dans son Zen 4 processeurs, until now, AMD n'avait pas partagé un die shot du cIOD, mais grâce à son ISSCC 2023 présentation, nous n'avons pas seulement un die shot du cIOD, mais certaines personnes sympathiques sur Internet ont également fait des annotations pour nous, simples mortels. Il n'y a pas de grands secrets ici, mais sur la base des annotations de @Locuza_, nous savons maintenant avec certitude qu'il n'est pas possible d'utiliser la matrice d'E/S actuelle avec trois CCD, car il n'a que deux interfaces GMI3, auquel les CCD sont connectés.

Si vous vous interrogez sur l'interface mémoire 2x 40 bits, c'est pour la prise en charge de la mémoire ECC en dehors de la prise en charge ECC sur puce de la mémoire DDR5. Notez également que la mémoire DDR5 est deux fois 32 bits en mode non ECC. Cela dit, il appartient aux fabricants de cartes mères d'implémenter la prise en charge de la mémoire ECC, mais il semblerait tout zen 4 Les processeurs le supportent. L'ajout d'un GPU, même un basique comme celui-ci, prend pas mal de place à l'intérieur du cIOD, surtout une fois que vous ajoutez des éléments tels que des décodeurs/encodeurs vidéo, etc.. En fait, il semble que les pièces liées au GPU et aux décodeurs/encodeurs vidéo occupent au moins un tiers de l'espace à l'intérieur de la matrice d'E/S, pourtant grâce à un dé rétrécissement important du Zen 3 c'était cIOD, c'est physiquement plus petit dans le Zen 4 processeurs, tout en ayant une estimation 58 pourcentage d'augmentation des transistors.