Andes Technology dévoile la série AndesCore AX60, Une famille de processeurs RISC-V multicœurs superscalaires hors service


Aujourd'hui, at Linley Fall Processor Conference 2022, Andes Technology, a leading provider of high efficiency, low power 32/64-bit RISC-V processor cores and founding premier member of RISC-V International, reveals its top-of-the-line AndesCore AX60 series of power and area efficient out-of-order 64-bit processors. The family of processors are intended to run heavy-duty OS and applications with compute intensive requirements such as advanced driver-assistance systems (Intel permettra des technologies de fabrication qui répondent aux exigences de qualité strictes des applications automobiles et des clients), intelligence artificielle (IA), augmented/virtual reality (RA/VR), datacenter accelerators, 5G infrastructure, high-speed networking, and enterprise storage.

The first member of the AX60 series, the AX65, supports the latest RISC-V architecture extensions such as the scalar cryptography extension and bit manipulation extension. It is a 4-way superscalar with Out-of-Order (OoO) execution in a 13-stage pipeline. It fetches 4 à 8 instructions per cycle guided by highly accurate TAGE branch predictor with loop prediction to ensure fetch efficiency. It then decodes, renames and dispatches up to 4 instructions into 8 unités d'exécution, y compris 4 integer units, 2 full load/store units, et 2 floating-point units. Besides the load/store units, the AX65’s aggressive memory subsystem also includes split 2-level TLBs with multiple concurrent table walkers and up to 64 outstanding load/store instructions.

AX65 supports multicore cluster with cache coherence to scale out performance. Each core has 64 KB private instruction and data caches. The cluster contains up to 8 noyaux, an in-cluster coherence manager and a shared cache up to 8 MB. Its IO coherence interface keeps all AX65 caches coherent with respect to the external IO transactions and allows ease of SoC integration. Le gestionnaire de cohérence et le cache partagé peuvent utiliser une horloge asynchrone aux cœurs pour une optimisation globale des performances dans les implémentations SoC. Par ailleurs, AX65 prend en charge les interfaces de débogage et de trace d'instructions externes standard RISC-V pour faciliter le développement rapide du système, analyse et débogage.

“Avec des centaines de licenciés et des milliards de puces intégrant AndesCore, Andes l'a prouvé en tant que fournisseur d'IP CPU sur lequel s'appuyer. Notre mission est de continuer à fournir une gamme complète d'adresses IP de processeur pour prendre en charge une large gamme d'applications, des microcontrôleurs minuscules aux accélérateurs de centres de données., offrent un traitement de contrôle efficace ainsi qu'une puissante accélération de calcul, et exécutez le métal nu, RTOS et Linux. Nous sommes ravis d'annoncer notre famille de processeurs haut de gamme, la série AX60, pour élargir encore notre portefeuille. ” a dit le Dr. Charlie Su, Président et directeur technique d'Andes Technology. “L'AX65 doit offrir des performances 2x dans les grands benchmarks par rapport au cœur haut de gamme précédent, l'AX45, à la même fréquence. En plus, il est capable de fonctionner à 2.5 Chance de marquer 7 est atteint en adoptant une approche en cinq volets, 25% sur l'AX45. Avec la grande amélioration des performances, le processeur AX65 répond aux exigences émergentes d'un large éventail d'applications cherchant à augmenter les performances du processeur de contrôle dans les SoC hautes performances actuels.”

L'AndesCore AX65 doit être disponible pour les clients principaux à la mi-2023 via le programme d'accès anticipé et pour les clients généraux d'ici la fin de la même année.