AMD conferma Ryzen 9 7950X3D e 7900X3D dispongono di cache 3DV solo su uno dei due chiplet

AMD ha annunciato oggi con grande clamore i suoi nuovi processori desktop di fascia alta Ryzen 7000X3D, con disponibilità prevista per febbraio 2023, puoi leggere tutto su di loro nel nostro articolo più vecchio. Nella nostra copertura, abbiamo notato qualcosa di strano nelle dimensioni della cache del 7900X3D a 12 core e del 7950X3D a 16 core. Mentre l'8-core, singolo-CCD 7800X3D viene fornito con 104 MB di cache totale (L2+L3), che funziona a 1 MB di cache L2 per core e 96 MB di cache L3 (32 MB on-die + 64 Cache 3DV impilata in MB); il dual-CCD 7900X3D e 7950X3D è stato mostrato con cache totali di 140 MB e 144 MB, mentre avrebbero dovuto esserlo 204 MB o 208 MB, rispettivamente.

Nel nostro vecchio articolo, abbiamo esplorato due possibilità: una che la cache 3DV sia disponibile su entrambi i CCD ma di dimensioni dimezzate per qualsiasi motivo; e la seconda possibilità più stravagante che solo uno dei due CCD abbia impilato la cache 3DV, mentre l'altro è un normale CCD planare con solo l'on-die 32 MB L3 cache. Come risulta, quest'ultima teoria è giusta! AMD ha realizzato rendering ad alta risoluzione dei processori dual-CCD 7000X3D, dove solo uno dei due CCD è mostrato con L3D (La cache L3 muore) impilati sopra. Anche le immagini del mondo reale dei più vecchi “Zen 3” 3DV cache CCD dal 5800X3D o EPYC “Milano-X” i processori mostrano CCD con cache 3DV che hanno un aspetto distinto con linee di divisione tra l'L3D e i substrati strutturali sulle regioni del CCD che hanno i core della CPU. In questi render, vediamo queste linee tracciate solo su uno dei due CCD.

Non dovrebbe essere difficile per una configurazione della cache così asimmetrica funzionare nel mondo reale dal punto di vista del software, dato che ormai siamo saldamente nell'era dei processori hybrid-core grazie a Intel e Arm. Anche molto prima “Lago di ontano,” quando AMD ha iniziato a fornire processori client dual-CCD con Ryzen 3000 “Matisse” basato su “Zen 2,” la società ha collaborato a stretto contatto con Microsoft per ottimizzare la pianificazione del sistema operativo in modo tale che i carichi di lavoro ad alte prestazioni e meno parallelizzati come i giochi, sono localizzati solo su uno dei due CCD, per ridurre al minimo i roundtrip di memoria DDR4.

Anche prima “Matisse,” AMD e Microsoft hanno affrontato sfide di ottimizzazione del carico di lavoro multi-thread con architetture dual-CCX come “zen” e “Zen 2,” dove lo scheduler del sistema operativo vorrebbe idealmente localizzare il carico di lavoro di gioco su un singolo CCX prima di saturare entrambi i CCX su un singolo CCD, e poi al successivo CCD. Ciò si ottiene utilizzando metodi come la segnalazione del core preferito CPPC2, ed è per questo che AMD ti consiglia vivamente di utilizzare il loro “Ryzen bilanciato” Piano di alimentazione di Windows incluso con i driver del chipset.

Prevediamo che qualcosa di simile sta accadendo con i processori 7000X3D a 12 e 16 core, in cui i carichi di lavoro di gioco possono trarre vantaggio dall'essere localizzati nel CCD abilitato per la cache 3DV, e qualsiasi carico di lavoro di spillover (come lo stack audio, stack di rete, servizi di fondo, eccetera) sono gestite dal secondo CCD. In carichi di lavoro non di gioco che si adattano a tutti 16 nuclei, il processore funziona come qualsiasi altro chip multi-core, è solo che i core nel CCD abilitato per 3DV hanno prestazioni migliori dalla cache delle vittime più grande. Non dovrebbero esserci errori di runtime derivanti dalla mancata corrispondenza ISA, poiché i tipi di core della CPU su entrambi i CCD sono gli stessi “Zen 4.”