Iniziativa europea per i trasformatori (EPI) Completa la prima fase del progetto
Questi risultati derivano da tre principali settori di ricerca e innovazione, il Processore per scopi generici (GPP), Acceleratore (EPAC) e flussi automobilistici, integrato da una serie di attività comuni.
Processore generico (GPP)
Atos, un leader globale nella trasformazione digitale, sicurezza informatica, nuvola e HPC, è il capofila del General-Purpose Processor (GPP) flusso. Insieme a SiPearl, l'azienda che porta sul mercato il processore europeo ad alte prestazioni e basso consumo, e altri partner EPI, definirono le specifiche architettoniche di Rea, la prima generazione dell'EPI General-Purpose Processor (GPP) implementazione e i suoi derivati futuri.
Con 29 Core RISC-V, l'architettura Arm Neoverse V1 utilizzata da SiPearl per progettare Rhea offrirà un efficace, soluzione scalabile e personalizzabile per applicazioni HPC. Le decisioni architettoniche sono state prese seguendo una metodologia di co-design e analizzando le prestazioni della proprietà intellettuale avanzata (IP) blocchi. Una rete su chip scalabile (N.C) per abilitare l'alta frequenza, trasferimenti di dati ad alta larghezza di banda tra i core, acceleratori, input / produzione (IO) e anche le risorse di memoria condivisa sono state ottimizzate da SiPearl.
Consentire lo sviluppo iniziale del software e la stima delle prestazioni del processore EPI mentre il GPP era ancora in fase di implementazione, è stato progettato e utilizzato un prototipo virtuale GPP.
“Siamo orgogliosi del nostro successo nella progettazione di un potente GPP che sfrutta tecnologie e IP all'avanguardia costruiti e implementati esclusivamente da università europee e leader industriali. Siamo fiduciosi che presto dimostreremo il ruolo strumentale di questo GPP nell'abilitare una macchina informatica europea su scala exa, la prossima svolta nel settore HPC che il mondo si aspetta.” – ha detto il leader dello stream Emmanuel Ego (Atos).
“A SiPearl, siamo molto orgogliosi di dare vita al progetto congiunto della European Processor Initiative. Abbiamo lavorato molto attraverso una stretta collaborazione con l'iniziativa 28 partner – la comunità scientifica, centri di supercalcolo, nomi di spicco del settore e start-up innovative – chi sono i nostri stakeholder, futuri utenti, e clienti. Con il rilascio del processore Rhea, contribuiremo tutti a garantire la sovranità europea nelle applicazioni HPC come la medicina personalizzata, modellazione climatica, e gestione dell'energia.” – disse Philippe Notton, fondatore e CEO di SiPearl.
Rhea integrerà le tecnologie dei partner EPI e offrirà caratteristiche uniche in termini di architettura di memoria, ottimizzazione della larghezza di banda della memoria, sicurezza, e gestione dell'alimentazione.
Rivelate le creature corrotte e la magnifica magia di Forspoken
I controller di memoria sono uno degli IP più critici quando si tratta di prestazioni GPP. Per aiutare a valutare le scelte architettoniche, CEA ha sviluppato una piattaforma di simulazione completa con strumentazioni specifiche per analizzare l'efficienza del controller nel guidare le memorie HBM2E ad alta larghezza di banda. La piattaforma consente un'analisi efficiente dell'interfaccia del dispositivo di memoria grazie alla decodifica e al tracciamento di tutti i comandi e dati di memoria. Il sottosistema HBM2E è stato simulato con più modelli casuali e direttivi mirati a diverse forme di traffico e coinvolgendo tutte le funzionalità del controller per mantenere l'efficienza HBM2E.
Security
In questo flusso sono state progettate anche numerose funzionalità di sicurezza incorporate all'avanguardia e tecnologie chiave. Questi includono il sistema di gestione della sicurezza autonomo (sms) IP di sicurezza sviluppato da ProvenRun, fornendo avanzato, certificati con criteri comuni, IP di sicurezza sovrano per HPC e processori edge.
Per rafforzare ulteriormente la sicurezza, l'Università di Pisa ha contribuito con un set di IP crittografici, chiamato “Piastrella Crittografica”, integrato nel Rhea GPP di SiPearl. Ciò fornisce un modulo di sicurezza hardware con servizi di sicurezza completi per simmetrico di fascia alta (AES con 9 modalità di cifratura), asimmetrico (ECC, ECDSA, ECIES, ecdh) e hashing (SHA2/SHA3) crittografia, fornendo diversi ordini di grandezza di aumento della produttività e riduzione dei costi energetici rispetto a una soluzione software.
Il Crypto Tile include anche l'archiviazione sicura delle chiavi e la configurazione IP sicura, protezione dagli attacchi del canale laterale, generazione di numeri casuali veri su chip (BIANCO), supporto dei driver del kernel Linux, chiavi di lunghezza estrema per i massimi livelli di sicurezza e alta velocità en(Di)throughput di crittografia grazie all'interfaccia basata su AXI4 verso core programmabili DMA e Arm o RISC-V. Viene fornito anche il supporto crittografico post-quantistico grazie all'implementazione in tempo reale di algoritmi Lattice come Crystals Kyber e Dilithium.
Energia
Data l'importanza sia di ridurre l'impronta di carbonio dei sistemi informatici della generazione futura sia di consentire maggiori capacità di calcolo nell'elettronica di ridimensionamento post-Dennard, l'informatica ad alta efficienza energetica è stata una considerazione chiave nell'EPI sin dall'inizio. Per questo scopo, un open-source, Il controller di potenza basato su RISC-V è stato progettato dall'Università di Bologna e dall'ETH di Zurigo e integrato nel processore Rhea, sfruttando il controllo avanzato e l'intelligenza artificiale (AI) algoritmi per la gestione energetica di sistemi su chip su larga scala (SoC).
Inoltre, basato sulla tecnologia STMicroelectronics sulle soluzioni di alimentazione, Atos ed E4 Computer Engineering hanno progettato e prodotto la piattaforma di riferimento Voltage Regulator and Management per testare il Board Management Controller (mappato all'interno di un gate array programmabile sul campo, o FPGA).
L'EPI GPP ha raggiunto il livello di trasferimento di registro (RTL) stato di completamento a seguito della prima fase del progetto EPI. L'implementazione completa del progetto Rhea è attualmente in fase di convalida tramite emulazioni.
Il risultato principale delle attività del processore general-purpose nella prima fase dell'EPI, il processore Rhea, sarà determinante per il lancio dei supercomputer a esascala europei in 2023.
Acceleratori
Il flusso di acceleratore EPI si proponeva di fornire un'accelerazione efficiente dal punto di vista energetico per i carichi di lavoro HPC e IA. Con l'acceleratore europeo del processore (EPAC) chip di prova prova di concetto, EPI ha dimostrato che è possibile creare un design esclusivamente europeo, mentre l'uso di architetture di set di istruzioni open source (É come) garantisce la libertà da licenze proprietarie e restrizioni all'esportazione.
Questo flusso ha pienamente abbracciato la filosofia open source del dare e avere, contribuendo all'espansione dell'ecosistema RISC-V e aggiungendo al database del compilatore LLVM. I sistemi EPAC e i veicoli di sviluppo software FPGA fanno pieno uso del sistema operativo Linux e contribuiscono alla comunità con le patch, i driver di periferica, e funzionalità aggiuntive per i popolari pacchetti software HPC open source come OpenMP e MPI. Furthermore, parti dell'hardware come l'STX (acceleratore di stencil/tensore) sono stati sviluppati utilizzando un approccio open source con licenza permissiva attorno alla piattaforma PULP.
“Il flusso dell'acceleratore in EPI ha dimostrato con enfasi che l'approccio vettoriale RISC-V ha il potenziale per trasformare il settore HPC, con architetture progettate in Europa in grado di fornire prestazioni elevate con un budget energetico ridotto,” ha commentato lo stream leader Jesus Labarta (Centro di supercalcolo di Barcellona). “Il lavoro incarna anche le tradizioni europee di scienza aperta e collaborazione. Partners across Europe have joined forces to create something that no single organization could have achieved by itself. By working with open-source technologies and projects, the EPAC stream has helped expand the RISC-V ecosystem, making this technology viable for an increasing number of applications in the future.”
EPAC set out to provide a proof of concept for European-designed, RISC-V vector architectures for HPC acceleration. A suite of technologies has been developed to this end:
- The EPAC vector processing unit (VPU), design by BSC and UNIZG, shows the use of RISC-V long-vector architectures for high-performance computing is a viable approach, delivering high performance on a low energy budget, and that it can be scaled up in future.
- The vector unit is driven by Semidynamics’ core Avispado RISC-V specializzato in vettori e tecnologia Gazzillion Misses per un'elaborazione ad alta efficienza energetica.
- Lo stencil a molti core dedicato e flessibile basato su RISC-V e l'acceleratore tensoriale (Seagate annuncia le unità di gioco con licenza ufficiale per PlayStation), progettato da ETH Zurigo e Fraunhofer, sfrutta le unità di elaborazione stencil per offrire un'eccezionale efficienza energetica e programmabilità per i carichi di lavoro di machine learning e stencil.
- Meanwhile, l'acceleratore a precisione variabile (VRP), progettato da CEA, migliora l'efficienza e l'affidabilità per le applicazioni di calcolo scientifico ad alte prestazioni come le simulazioni multifisiche.
- Il chip di test EPAC include anche più banchi distribuiti di cache L2 condivisa e nodi home di coerenza (L2HN) progettato da FORTH e CHALMERS e ottimizzato per i requisiti di larghezza di banda elevata delle unità di elaborazione vettoriale offrendo al contempo una visione coerente del sistema di memoria che facilita la programmabilità multi-core.
- Tutte le unità di elaborazione e i banchi L2HN condivisi sono collegati tramite un NoC ad alta velocità in modo modulare che consente lo scale up del sistema. Il chip di test include anche la tecnologia SERDES avanzata per la comunicazione off-chip e cross-chip a larghezza di banda molto elevata. Sia il NoC che il SERDES sono stati progettati da Extoll.
- Il PCB (tavola della figlia) per consentire il test dell'EPAC Test Chip è stato progettato e sviluppato da E4 Computer Engineering.
- EPAC offre una programmabilità eccezionale, con codici generici eseguiti correttamente sul chip di test con modifiche minime e un veicolo di sviluppo software per supportare i programmatori. È un vero e proprio esempio di co-design, con un sistema di integrazione continua e una rapida applicazione di miglioramenti in risposta al feedback.
Settore automobilistico
Coordinato da Infineon, un leader nei microcontrollori automobilistici, l'Automotive Stream ha spianato la strada verso auto autonome su strada, grazie alla prova di concetto per un innovativo calcolo integrato ad alte prestazioni (eHPC) piattaforma e kit di sviluppo software associato (SDK). Questa piattaforma, in combinazione con un ridimensionato, su misura per il veicolo, processore generico, soddisfa la crescente domanda di potenza di calcolo nelle auto del futuro in modo conveniente, modo economicamente sostenibile e funzionalmente sicuro.
“Overall, i risultati sono la prova della collaborazione, le sinergie e lo spirito di squadra che hanno caratterizzato il lavoro di ricerca in ambito automotive”, – ha detto il leader dello stream Knut Hufeld (Infineon). “Con la sua attenzione al rapporto qualità-prezzo, soluzioni automotive sicure e certificate, può essere visto come una cinghia trainante per la redditività complessiva dei trasformatori europei nel campo dell'HPC.”
Il risultato principale è stato dimostrato in un'auto BMW X5 omologata per la strada per mostrare la prova del concetto per un'unità di microcontrollore eHPC pionieristica (MCU eHPC) che è integrato in una piattaforma informatica modulare flessibile appositamente progettata (MCP) insieme a diversi IP di tecnologia EPI. Sono stati eseguiti numerosi test drive per raccogliere dati e valutare scenari di test che coinvolgono parametri di guida autonoma.
Tra le altre caratteristiche, la piattaforma include telecamere integrate supportate dall'intelligenza artificiale e il software di analisi delle immagini radar Elektrobit, con predisposizione integrata per l'utilizzo degli acceleratori EPI nel sistema. È il risultato di una stretta collaborazione tra il 16 partner in Stream4 con l'obiettivo di raggiungere i suoi obiettivi di specificare una piattaforma eHPC adatta, definirne l'architettura e sviluppare il kit di sviluppo software necessario (SDK).
Infineon ha inoltre ampliato il microcontrollore automobilistico in termini di architettura e capacità prestazionali in modo che possa fungere da master e controllare uno o più acceleratori. Gli aspetti rilevanti erano la sicurezza, sicurezza, fallback o ridondanza per applicazioni ridotte, per quanto riguarda il massimo livello di integrità della sicurezza automobilistica D (ASILO D) a livello di sistema, necessario per le applicazioni di guida autonoma.
La piattaforma è scalabile e aperta a ulteriori tecnologie. L'MCP dispone di vari slot per altre tecnologie sviluppate nell'ambito dell'EPI, compresi:
- future versioni automobilistiche del processore general purpose EPI
- l'acceleratore basato su EPAC RISC-V
- il Kalray Massively Parallel Processor Array (MPPA ) riquadro acceleratore per eHPC, sviluppato come IP nello Stream 2 e dimostrato per il rilevamento di oggetti utilizzando il processore Coolidge basato su MPPA di Kalray per la dimostrazione automobilistica BMW finale
- l'eFPGA di Mint
- I test rivelano che l'EPI ora dispone di tecnologie specifiche adatte alla guida autonoma almeno fino al livello 4 – dove il veicolo guida autonomamente per la maggior parte del tempo – aprendo così la strada al futuro.
Oltre alla piattaforma hardware, questo flusso includeva anche lo sviluppo di un ecosistema software completo, basato in gran parte sui prodotti software dello specialista di software automobilistico Elektrobit. Quest'area comprende anche lo stack software della piattaforma eHPC per il settore automobilistico, compresa la classica architettura del sistema operativo aperto automobilistico (AUTOSAR) sviluppo per MCU Auto eHPC, e lo sviluppo adattivo AUTOSAR per HPC GPP e l'hypervisor L4Re (virtualizzazione) fondamentali per le applicazioni automobilistiche.
Per quanto riguarda la sicurezza, un concept specifico è stato creato congiuntamente per un lockstep software, contribuendo così a un concetto generale di sicurezza EPI.
Dopo questa fase iniziale di tre anni, i risultati e le scoperte saranno portati avanti in ulteriori progetti.
Attività comuni
Questo flusso fungeva da fornitore per altri flussi tecnici. Ottima collaborazione, sia internamente che con altri flussi, ha contribuito a mitigare i problemi causati dalle restrizioni di viaggio imposte dalla pandemia e ha permesso allo stream di raggiungere i suoi obiettivi, enumerati di seguito.
Questo flusso ha stabilito un processo di co-progettazione per modellare il design dei processori europei. Sono stati creati simulazioni e modelli con diversi livelli di dettaglio e precisione per identificare l'impatto delle decisioni di progettazione sulle prestazioni delle applicazioni future. Una suite di riferimento di oltre 40 le applicazioni sono state utilizzate per supportare la co-progettazione e successivamente valutare i processori EPI. Le applicazioni sono state inoltre preparate per essere eseguite sui futuri sistemi EPI, adattandoli e testandoli su piattaforme hardware ed emulatori comparabili.
La specificazione di a “piattaforma comune” l'architettura è stata definita e utilizzata come spina dorsale per l'esplorazione dell'architettura, come punto di partenza per l'attuazione del GPP, e definire le linee guida per la sicurezza e l'integrazione eterogenea.
Un altro importante risultato è stata l'integrazione del progetto di gestione dell'alimentazione nelle specifiche GPP: firmware di gestione dell'alimentazione, integrazione off-chip che consolida il design della scheda di distribuzione dell'alimentazione, Integrazione PLDA, e il consolidamento dell'integrazione hardware per la gestione dell'alimentazione.
Si è lavorato anche su molteplici aspetti del supporto allo sviluppo del software di sistema: ambienti di programmazione generali e ibridi, Runtime OpenMP e MPI su entrambi i lati GPP e RISC-V, Supporto di thread aggiuntivi OpenMP per il bilanciamento del carico dinamico (DLB) e il meccanismo di pianificazione basato sull'introspezione nel runtime LLVM OpenMP, offload per entrambe le toolchain GCC e LLVM, test delle librerie di monitoraggio della potenza e dell'energia sulla piattaforma ARM di riferimento disponibile, e il responsabile delle risorse.
Un altro risultato notevole è stato lo sviluppo di tre strumenti – gemma5, MUSA e SESAM/VPSim – per un ambiente di simulazione multilivello completo che fornisca prototipi virtuali pertinenti per un'ampia gamma di esigenze riscontrate nei flussi EPI. Questi strumenti hanno dimostrato ampie capacità, incluso chiplet dettagliato- e simulazione a livello di NoC, simulazione del sistema per la progettazione del software, e la valutazione delle prestazioni per l'esplorazione dello spazio di progettazione e le attività di co-progettazione dell'hardware.
- JUELICH e FORTH hanno sviluppato congiuntamente un pacchetto di simulazione gem5 di Rhea. Questo simulatore di architettura del computer accurato al ciclo è in grado di modellare una varietà di piattaforme hardware. Fornisce modelli di varia complessità per i core della CPU, dispositivi di memoria, cache coerenti e reti su chip, che possono essere combinati in modo modulare.
- La società cinese Moore Threads ha appena presentato la sua serie di GPU MTT, da BSC, si basa su tracce di esecuzione native con due livelli di dettaglio per consentire la simulazione di diverse reti di comunicazione, numero di core per nodo, e relativi parametri di microarchitettura. Inoltre, MUSA incorpora il supporto per la ridenominazione dei registri utilizzando un file di registro di qualsiasi dimensione generica, nonché il supporto per i prefetcher della cache più avanzati (ad esempio, BOP, SPP, etc.)
- Lo sviluppo di CEA SESAM/VPSim consente collaborazioni su più pacchetti di lavoro essendo sufficientemente flessibile nelle sue capacità per operare da solo, per interfacciarsi con piattaforme o simulatori di sistemi fisici di terze parti, e da integrare con la maggior parte delle metodologie di prototipazione virtuale utilizzate nel progetto EPI. Inoltre, SESAM/VPSim include veloci modelli di prestazioni della rete e della cache su chip, nonché il disaccoppiamento della simulazione di comportamenti funzionali ed extra-funzionali, risultando in un buon compromesso tra accuratezza e tempo di simulazione.
- “Sono stato felice di assumere la gestione di un flusso di successo, a metà del progetto, che ha saputo fornire un altissimo livello di co-design, una serie completa di parametri di riferimento, e utili piattaforme di simulazione che hanno permesso al progetto di immaginare l'architettura del processore, efficace gestione dell'alimentazione, e iniziare a fornire biblioteche adatte al nuovo sistema. Vorrei ringraziare Romain Dolbeau, che ha avviato il flusso, e tutti i leader e i team del pacchetto di lavoro per la loro passione e il loro gentile spirito di collaborazione.” – ha dichiarato il leader dello stream Jean-François Blanc (Atos).
La prospettiva
“Sono orgoglioso degli straordinari risultati raggiunti dai team EPI dopo soli tre anni di collaborazione, aprendo la strada alla sovranità tecnologica dell'Europa. I’m particularly impressed we delivered our objectives on time with a limited budget, despite the unprecedented working conditions due to the terrible COVID-19 pandemic. This has created favourable conditions for the launch of the next phase and its successful delivery of the European processors and accelerators for the EUPEX (EUropean Pilot for Exascale) and TEP (The European Pilot) projects, the precursors to European exascale systems.” – said Eric Monchalin (Atos), chairman of the EPI Board.