Intel “Meteor Lake-P” SoC con 6P+8E Compute Tile nella foto

La prossima generazione di Intel “Meteor Lake-P” processore mobile con una piastrella di calcolo 6P + 8E è stato mostrato al 2022 Simposio IEEE VLSI su tecnologia e circuiti (6 core prestazionali e 8 nuclei di efficienza). Ora abbiamo le annotazioni per tutti e quattro i riquadri, così come un primo piano die-shot della tessera di calcolo. Intel ha anche confermato che Compute Tile sarà basato sul suo homebrew Intel 4 processo di fabbricazione del silicio, che offre oltre 20% aumento delle prestazioni iso-power rispetto a Intel 7 nodo, attraverso un ampio uso della litografia EUV.

Avevamo visto in precedenza a 2Versione P+8E of the “Lago Meteor” Riquadro di calcolo, probabilmente dal “Meteor Lake-U” pacchetto. La tessera Compute 6P+8E più grande ne contiene sei “Baia di sequoie” core prestazionali, and two “Crestmont” cluster centrali di efficienza, ciascuno con quattro E-core. Supponendo che la porzione di cache L3 per cluster P-core o E-core sia 2.5 MB, ci deve essere 20 MB di cache L3 nel riquadro di calcolo. Ogni P-core ha 2 MB di cache L2 dedicata, mentre ciascuno dei due cluster E-core condivide 4 MB di cache L2 tra quattro E-core.

Altrove nel SoC, vediamo le altre tre tessere: l'iGPU Tile (soprannominato GFX Tile), la tessera SoC, e il riquadro I/O. La piastrella GFX racchiude l'iGPU, che è forse il componente più denso di potenza anche di un P-core, e quindi questa tessera probabilmente ottiene il nodo di fabbricazione del silicio più avanzato sul pacchetto, che è molto probabilmente il TSMC N3 (3 nm). Il SoC Tile racchiude componenti uncore e I/O ad alte prestazioni, compresi i controller di memoria, PCI Express 5.0 complesso di radici, Motore di gestione, e più.

L'I/O Tile è essenzialmente un PCH integrato che gestisce l'I/O della piattaforma che non ha una larghezza di banda così pesante come l'interfaccia PEG principale, o il principale gen 5 Interfaccia NVMe. Questa piastrella potrebbe essere costruita con il processo di fabbricazione meno avanzato. Tutte e quattro le tessere sono posizionate su un interposer di silicio attraverso la tecnologia 3D Foveros. L'interposer è un die in silicio che facilita il cablaggio microscopico ad alta densità tra i die in un modulo multi-chip; e appare come un unico dado contiguo al substrato in fibra di vetro.